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5.1.1 Simulation der Gatekapazität zur Bestimmung von Bauelementparametern

Abbildung 5.3 zeigt eine typische C-V Charakteristik eines DH-HFET berechnet mit SPS. Auffallend ist der plateauartige Bereich, der von den Ladungsträgern des Q2DEG bestimmt wird:

Abbildung 5.3: C-V Charakteristik eines DH-HFET, berechnet mit SPS.

Insgesamt wird die C-V Charakteristik von verschiedenen Einflüssen bestimmt [12, 88]. Bei sehr negativen Gatespannungen erstreckt sich die Verarmungszone (s. Abb. 2.3) bis über den InyGa1-yAs-Kanal hinaus. Unter dem Gate befinden sich nahezu keine Ladungsträger. Dies ändert sich bei Erhöhung der Gatespannung zunächst nicht und die Gatekapazität CG ist Null. Sobald die Gatespannung weiter erhöht wird, wird der Kanal langsam mit Ladungsträgern angefüllt. Es bildet sich das Q2DEG und CG steigt an (). Sind die energetisch niedrigsten Energieniveaus innerhalb des Potentialtopfes nahezu gefüllt, können immer weniger Ladungsträger in den Kanal nachfließen. Die Gatekapazität steigt immer weniger an und es bildet sich ein Plateau in der C-V Charakteristik aus (). Wird VG weiter erhöht, beginnt die durch das Q2DEG bestimmte Kapazität schließlich zu sinken (), analog zu einem Plattenkondensator, bei dem bei Erhöhung der Kondensatorspannung Ladung und Plattenabstand konstant gehalten werden. Durch die Verminderung der Energiedifferenz zwischen Leitungsbandkante (bzw. Donatorniveau) und FERMI-Niveau fangen jedoch im dotierten AlxGa1-xAs immer mehr ionisierte Donatoren Elektronen ein und werden dadurch neutralisiert. Die Reduktion dieser positiven Ladungen unter dem Gate führen zu einem weiteren Beitrag zur Gatekapazität (), der die Gesamtkapazität wieder ansteigen läßt (). Bei weiterer Erhöhung der Gatespannung bildet sich schließlich im dotierten AlxGa1-xAs ein parasitärer Kanal aus (parasitärer FET-Effekt). Diese Zunahme der Ladung unter dem Gate führt zu einer weiteren Komponente zur Gatekapazität, die jedoch für einen DH-HFET zu klein ist um in der gezeigten Skalierung zu einem nennenswerten Beitrag zu führen.

Die realistische Simulation der Gatekapazität kann ein wertvolles Hilfsmittel zur schnellen Charakterisierung von Bauelementen sein. Bereits in Kapitel 2 wurde erwähnt, daß Ätzprozesse über der Waferscheibe nicht immer homogen verlaufen. Dies konnte auch bei einigen Wafern beobachtet werden, die im Rahmen dieser Arbeit zur Messung zur Verfügung standen. Die in Abbildung 5.4 gezeigten Messungen wurden in den bezeichneten Feldern des Wafers an DH-HFETs mit einer Gatelänge von LG = 250 nm und einer Gateweite von WG = 180 mm (4 Gatefinger à 45 mm Gateweite) durchgeführt. Zwar zeigen die Kennlinien eine ähnliche Charakteristik wie in der Simulation (Abb. 5.3), doch fällt zweierlei bereits bei oberflächlicher Betrachtung auf: Zum einen gibt es offensichtlich einen zusätzlichen Beitrag zur Gatekapazität, die verhindert, daß die Kennlinien wie in der Simulation bei negativen Gatespannungen gegen Null gehen. Zum anderen sind die Kennlinien systematisch gegeneinander verschoben, wenn man die Messungen vom Zentrum zum Rand des Wafers betrachtet.

Der zusätzliche Beitrag, der verhindert, daß die Kennlinien bei negativen Gatespannungen gegen Null gehen, setzt sich aus zwei Einzelbeiträgen zusammen. Der erste Beitrag wird durch die mit Gold verstärkten Bond-Pads verursacht. Diese Pad-Kapazität kann als konstant betrachtet werden und stellt den größten Anteil an dem zusätzlichen Beitrag dar (CPad > 250 nF/cm2). Der zweite Beitrag entspricht der Randkapazität (fringe-capacitance) von Gate und Halbleiteroberfläche über die SiN-Passivierung. Dieser Beitrag ist nicht konstant, da Oberflächenladungen bei Veränderung der Gatespannung leicht umgeladen werden können. Wird der Gateumfang durch die Gatefläche dividiert, so erhält man für das betrachtete Bauelement ein Verhältnis von ca. 8:1. Bei Bauelementen, deren Verhältnis von Gaterand zu Gatefläche größer als eins ist, sind die Randkapazitäten nicht vernachlässigbar. Dies drückt sich in dem nicht konstanten Beitrag zur Gatekapazität aus.

Abbildung 5.4: Messungen der Gatekapazität an DH-HFETs entlang eines Wafers.

Subtrahiert man von den gemessenen Werten einen konstanten Wert für die Padkapazitäten, so können zumindest im oberen Bereich der Kennlinien SPS-Simulationen sehr gut angepaßt werden (Abb. 5.5). Eine Simulation wurde mit einem Gate-Kanal Abstand von d = 39 nm durchgeführt, während für die zweite d = 32 nm gesetzt wurde. Alle übrigen Parameter sind für die beiden Simulationen identisch. Setzt man voraus, daß die Dicke der Spacerschicht nicht variiert, so entsprechen unterschiedliche Gate-Kanal Abstände verschiedenen effektiven Supplyschichtdicken unter dem Gate. Das bedeutet, daß es möglich ist die effektive Dicke der dotierten AlxGa1-xAs-Schicht unter dem Gate zu ermitteln, indem eindimensionale Simulationen der C-V Charakteristik an entsprechende Messungen angepaßt werden. Die Tatsache, daß in Abb. 5.5 die Kapazität bei gleicher Gatespannung mit d abnimmt, ist nur ein scheinbarer Widerspruch. Eine Änderung des Gate-Kanal Abstands zeigt sich jedoch in erster Linie in einer Verschiebung der Kennlinien, wodurch die Erhöhung der Kapazität verdeckt wird. Ohne diese Verschiebung der Kennlinien wäre die effektive Erhöhung der Kapazität mit fallendem d deutlich sichtbar.

Abbildung 5.5: Vergleich ausgewählter Messungen der C-V Charakteristik von DH-HFETs mit SPS-Simulationen.

Insgesamt läßt der Vergleich von Messungen und Simulationen den Schluß zu, daß bei diesem Wafer die effektive Dicke der AlxGa1-xAs-Schicht im Zentrum des Wafers (konzentrisch) größer ist als in den Randbereichen. Nominal ist der betrachtete HFET mit einer Schichtdicke von d = 40 nm für die dotierte AlxGa1-xAs-Schicht prozessiert worden. REM-Aufnahmen konnten zeigen, daß diese Dicke durch das Ätzen der Spacerfenster reduziert wurde. Allerdings konnte weder die genaue Reduktion der dotierten AlxGa1-xAs-Schicht festgestellt werden, noch in wie weit sie über den Wafer hinweg homogen verläuft. Der indirekte Nachweis einer Inhomogenität im Prozeßablauf mittels Vergleich von gemessenen und simulierten C-V Charakteristiken führte schließlich zu einer Änderung in den Ätzvorschriften. Bei nachfolgenden Wafern konnte daraufhin eine Inhomogenität der Waferparameter über das Verhalten der C-V Charakteristiken nicht mehr beobachtet werden.

Um einen besseren Vergleich zwischen Simulation und Messung zu ermöglichen, wurde außerdem - neben anderen, bereits existierenden Teststrukturen - ein sogenannter fat FET in den Maskensatz aufgenommen. Fat FETs besitzen eine extrem große Gatelänge. Bei den im Rahmen dieser Arbeit untersuchten Testtransistoren betrug die Gatelänge LG = 100 mm bei einer Gateweite von ebenfalls WG = 100 mm. Dividiert man bei diesem fat FET den Umfang des Gates durch die Gatefläche, so ergibt sich hier ein Verhältnis von 0.04:1. Damit sollten die Randkapazitäten keine bemerkenswerte Rolle mehr spielen. Bei dieser großen Gatefläche werden auch die Padkapazitäten vernachlässigbar klein gegenüber der Gatekapazität.

Abbildung 5.6 demonstriert einen direkten Vergleich zwischen Messungen der Gatekapaziät eines DH-HFET mit einer Gatelänge im sub-mm Bereich (LG = 250 nm, WG = 180 mm; T4) und eines fat FET (LG = WG = 100 mm; FF).

Abbildung 5.6: Vergleich der Kapazitätsmessung an einem fat FET (FF) mit einer Messung an einem DH-HFET mit sub-mm Gatelänge (T4), bzw. mit einer SPS-Simulation.

Es ist deutlich sichtbar, daß die Randkapazitäten in der fat FET Messung fast völlig fehlen. Aber auch die Padkapazitäten sind vernachlässigbar, wenn man berücksichtigt, daß von den Meßwerten für den DH-HFET mit sub-mm Gatelänge eine Padkapazität von 300 nF/cm2 subtrahiert wurde, während die Messwerte für den fat FET unverändert dargestellt werden. Damit ist eine weit bessere Anpassung von SPS-Simulation und Messung möglich. Die für die Simulation verwendeten Parameter sind: d = 32 nm, VB = 1.25 V, ND = 1.71018 cm-3. Eingezeichnet wurden in Abbildung 5.6 auch die Einzelbeiträge des Q2DEG und der Änderung der Konzentration der ionisierten Donatoren.Die Abweichung der Dotierung in der Simulation von der Vorgabe (ND = 1.51018 cm-3) ist nicht signifikant. Der in der Simulation verwendete sehr hohe Wert für die SCHOTTKY-Barrierenspannung ist dagegen physikalisch nicht sinnvoll. In der Regel findet man für die Barriere zwischen (Gate-) Metall und AlxGa1-xAs Werte im Bereich von VB = 0.75 V bis VB = 1.00 V [31, 85, 104]. Es muß jedoch beachtet werden, daß der angegebene Parametersatz nur einer von vielen ist, die zu einer guten Anpassung von Simulation und Messung führen. Die Gatekapazität - wie auch alle anderen elektrischen Größen eines HFET - wird von vielen Parametern beeinflußt. So kann es durchaus möglich sein, daß unterschiedliche Parametersätze zu ähnlichen Simulationsergebnissen führen. Der folgende Abschnitt zeigt den Einfluß ausgesuchter Parameter auf die Gatekapazität im Detail.