Die Prozessierung eines HFETs ist ein komplizierter Vorgang, der je nach Schichtfolge und Abmessung der gewünschten Struktur erheblich variieren kann. Stellvertretend werden im folgenden die einzelnen Prozeßschritte eines selbstjustierenden HFET-Prozesses skizziert, wie er in den letzten Jahren bei der Fa. Siemens entwickelt wurde [102, 109, 110, 120]. Der selbstjustierende Prozeß zeichnet sich dadurch aus, daß der Abstand zwischen den Gate- und Drain-, bzw. den Source- und Gateelektroden - der sogenannte Recess - durch die Form des Gates festgelegt wird, als auch Ohmkontakte und Gate sich relativ zueinander selbst justieren und zusätzliche Masken vermieden werden. Damit entfallen weitere Lithographieschritte, wodurch der Prozeßablauf verkürzt und die Gefahr von Fehljustierungen verringert werden. Vorteile des im folgenden beschriebenen Prozesses sind zudem:
Die Beschreibung der Strukturierung beginnt hier nach der Beschichtung des Wafers mittels MBE oder MOVPE mit den Schichten, die später die HFET-Struktur definieren (Buffer, Channel, Spacer, Supply, Cap, etc.). Nach der Grundpassivierung der Oberfläche mit Si3N4 mittels PECVD (Plasma Enhanced Chemical Vapour Deposition) erfolgt zunächst das Ätzen von Justiermarken. Die Isolation elektrisch leitender Bereiche voneinander wird mittels einer Bor-Isolationsimplantation erreicht. Die weiteren Prozeßschritte sind im folgenden schematisch (nicht maßstäblich) mit Hilfe der Abbildungen 2.7 bis 2.9 skizziert.
Ohm-Metallisierung:
Die Gateverstärkung (Ti/Pt/Au) wird nochmals als Maske verwendet, um mittels ECR-RIE das Si3N4 bis zum Cap hinunter zu entfernen (Abb. 2.9 B). Schließlich wird die gesamte Struktur mit einer Ge/Au/Ni/Au-Legierung bedampft, wobei in Verbindung mit der Capoberfläche die ohmschen Kontakte entstehen. Verbessert werden die ohmschen Kontakte durch Einlegieren der Ge/Au/Ni/Au-Legierung, die in einem Temperaturschritt mehr oder weniger weit in das Cap eindringt und sogar die Supplyschicht erreichen kann (Abb. 2.10).
Abbildung 2.10: Prozeßschritt fertig prozessierter HFET.
Damit ist der HFET im Prinzip fertig. Dieser Vorderseitenprozeß wird jetzt nur noch durch eine Photo-CVD-Si3N4-Endpassivierung, sowie galvanisch aufgebrachte Luftbrücken und Kontaktflächenverstärkungen (Bondpads) abgeschlossen. Die Passivierung dient dem Schutz des Bauelements vor Umwelteinflüssen und zur Stabilisierung des Gates. Je nach der Größe des geforderten Absolutwertes der Drainströme, werden HFETs mit Gateweiten von typischerweise 50-500 mm gefertigt. Zur Verringerung des Gatewiderstandes werden die HFETs mit zunehmender Gateweite immer mehr 'gefaltet', d.h. es werden statt einem Gate mit großer Gateweite mehrere Gatefinger mit reduzierter Gateweite parallel geschaltet. Das bedeutet jedoch, daß die Source- oder Drainkontakte geteilt werden müssen. Meist sind es die Sourcekontakte, deren einzelne Elemente über Luftbrücken verbunden werden. Die gesamte Gateweite ergibt sich dann aus der Anzahl der einzelnen Gatefinger multipliziert mit der Gateweite eines Gatefingers. Die Bondpads schließlich dienen dazu, das Bauelement mit Golddrähten zu kontaktieren (bonden). Dies kann nicht direkt am aktiven Bauelement geschehen, das aufgrund der kleinen Abmessungen viel zu empfindlich ist. Abbildung 2.11 zeigt die Aufsicht eines fertig strukturierten HFET mit 4 Gatefingern (Layout). Bei einer Gateweite von 45 mm pro Gatefinger entspricht das einer gesamten Gateweite von WG = 180 umm. Die Abmessungen des Bauelements betragen insgesamt ca. 220×260 umm2.
Natürlich wird ein HFET nicht als Einzelstück gefertigt. Auf einem Wafer können mehrere 10.000 Einzel-HFETs gleichzeitig gefertigt werden. Das stellt enorme Anforderungen an die Maskenherstellung, deren Justierung und die Genauigkeit jedes Ätz- und Beschichtungsschrittes. Nicht selten kommt es vor, daß ein Ätzschritt über den Wafer hinweg nicht homogen verläuft. Zusätzliche Probleme tauchen auf, wenn das Bauelement asymmetrisch sein soll - wie das bei Leistungstransistoren der Fall sein kann - oder wenn ein doppelter Recessgraben vorgesehen ist. Die Bewältigung der verschiedenen Probleme und die Entwicklung immer neuer Techniken zur Prozessierung immer kleinerer Abmessungen und komplizierterer Strukturen (z.B. die Elektronenstrahllithographie) ist Aufgabe der Technologen und stellt hohe Anforderungen an ihr Geschick und ihre Intuition.
Abbildung 2.11: Layout eines HFET mit 4 Gatefingern.
