Für die Modellierung wurde die Epi-Schicht in zwei Bereiche geteilt. Diese
sollen JFET-Bereich und Widerstandsbereich genannt werden. Im JFET-Bereich
zwischen den 
-bodies benachbarter DMOS-Zellen tritt für kleine
Gatespannungen eine (leichte) laterale Einschnürung des Stromflusses mit
steigender Drainspannung auf. Für höhere Gatespannungen (im Bereich der
Quasisättigung) ist dies das Gebiet der Driftgeschwindigkeitssättigung in
der Epi-Schicht. Im Widerstandsgebiet, das an das JFET-Gebiet zum buried layer hin anschließt, ist die Beweglichkeit der Elektronen
weit höher, dies ist das Gebiet der lateralen Aufweitung des Stromflusses.
Wie schon am Beginn des Kapitels erwähnt, haben Versuche mit zusätzlichen
Akkumulationswiderständen keine Verbesserung der Beschreibung der
DMOS-Kennlinien im Vergleich zu Messungen gebracht, deshalb wird das in der
Literatur (z.B. [90]) oft eigens modellierte Akkumulationsgebiet
vernachlässigt.