Bei der sogenannten dynamischen Logik, die gegenüber der statischen Logik einige Vorteile im Schaltungsentwurf aufweist, kommt es zu einem Zustand, wo beide Pfade des Inverters abgeschaltet sind.
Als Leckzeit (leakage time) bezeichnet man die Zeitkonstante, mit der der kapazitiv belastete Ausgang der Inverterstufe in diesem Fall durch die Ausschaltströme der Transistoren zu der halben Versorgungsspannung abklingt.
Diese Leckzeit 
wird durch das Verhältnis zwischen
Lastkapazität und Ausschaltstrom bestimmt:
Die Leckzeit bestimmt eine untere Grenze der Taktfrequenz bei dynamischer Logik, die Verzögerungszeit eine obere Grenze. Es ist üblich, ein Verhältnis von
zu fordern.
