14.2 Negation mit MOS-Transistoren



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14.2 Negation mit MOS-Transistoren

 

Dieses Beispiel zeigt anhand einer einfachen Negationsschaltung mit zwei komplementären MOS-Transistoren die Möglichkeiten zur Erstellung eines einfachen Modells für Halbleiterbauelemente in JANAP auf.

Abbildung 14.4 zeigt die prinzipielle Schaltung. In Abbildung 14.5 ist die Eingabe für JANAP mit einem sehr idealisierten MOS-Modell dargestellt. Jeder MOS-Transistor wird durch ein einziges Universalelement repräsentiert. Dieses Universalelement modelliert nur das Verhalten des Transistors im Widerstands- und Sättigungsbereich. Durch die Wahl der Parameter des Universalelements wird ein nichtlinearer, durch die Gate-Spannung gesteuerter, Leitwert, also ein passives Bauelement, dargestellt. Das Zeitverhalten der MOS-Transistoren wird nicht modelliert. Die Kondensatoren modellieren die Streukapazitäten des Aufbaus. Widerstand RID (Wert 0) dient zur ``Messung'' des Querstroms (nicht in Abbildung 14.4 dargestellt).

Abbildung 14.6 zeigt das Simulationsergebnis. Es wird die Ausgangsspannung und der Querstrom in Abhängigkeit der Eingangsspannung dargestellt. Es ist das typische Verhalten einer Negation mit MOS-Transistoren zu erkennen. Solange die Eingangsspannung unter der Schwellspannung des NMOS-Transistors liegt, bleibt dieser gesperrt. Der PMOS-Transistor ist leitend. Es fließt ein Querstrom, der durch den Lastwiderstand bestimmt ist. Sobald die Schwellspannung des NMOS-Transistors überschritten wird, beginnt der NMOS-Transistor zu leiten. Der Querstrom steigt an und die Ausgangsspannung sinkt ab. Der Querstrom erreicht seinen Maximalwert bei einer Eingangsspannung von etwa der halben Versorgungsspannung (es ergibt sich eine kleine Verschiebung, die durch den durch den Lastwiderstand fließenden Strom begründet ist). Gleichzeitig erreicht die Ausgangsspannungsänderung ihr Maximum. Danach sinkt der Querstrom wieder ab, bis der PMOS-Transistor sperrt. Der NMOS-Transistor ist leitend. Sobald der PMOS-Transistor gesperrt ist, ist die Ausgangsspannung der Negation 0.

  
Abbildung 14.4: MOS-Negation: Schaltung

  
Abbildung 14.5: MOS-Negation: JANAP-Eingabe

  
Abbildung 14.6: MOS-Negation: Simulationsergebnis



Martin Stiftinger
Fri Jun 9 19:49:39 MET DST 1995