3.2.2.1 Der On-Widerstand

  
Abbildung 3.9: DMOS-Zellen mit kleinem (a) und großem (b) Zellenabstand. Das Gebiet des Stromflusses in Sättigung des Kanals ist dunkel gekennzeichnet.

Zellenabstand:

Abb. 3.9 zeigt schematisch zwei DMOS-Zellen mit unterschiedlich weitem Zellenabstand (). Beide werden in der Sättigung des Kanals betrieben. Im ersten Fall mit einem kleinen Zellenabstand haben aufgrund der hohen Drain-Source-Spannung die sich auch lateral in das Driftgebiet ausdehnenden Raumladungszonen begonnen, den Strompfad (dunkel angedeutet) einzuschnüren, bzw. hat die durch die Driftgeschwindigkeitssättigung in der Epi-Schicht hervorgerufene Stromsättigung begonnen, wirksam zu werden (siehe Abschnitt 5.3). Die Grenzfläche Driftgebiet-Gateoxid ist akkumuliert, die Stromdichte am ,,oberen Ende`` (Source) des JFET-Gebiets (nach dem Austritt des Stroms aus der Akkumulationsschicht in vertikaler Richtung) ist aufgrund des geringen Akkumulationswiderstands lateral annähernd gleichmäßig verteilt.

Ist der Zellenabstand jedoch groß, so wird der JFET-Effekt nur relativ schwach wirksam. Allerdings fällt nun aufgrund der Weite der Grenzfläche Driftgebiet-Gateoxid in der Akkumulationszone eine nicht vernachlässigbare Spannung ab [48]. Damit steigt das Oberflächenpotential mit steigender Entfernung vom drainseitigen Kanalende, die über dem Oxid abfallende Spannung sinkt. Wird die zur Akkumulation notwendige Oxidspannung (Flachbandspannung der Grenzfläche Driftgebiet-Gateoxid) unterschritten, bildet sich von der Mitte des Driftgebiets zwischen zwei benachbarten Zellen ausgehend eine Verarmungszone aus. Diese führt ebenfalls zu einer Einengung des Strompfads. In [131] werden damit negative Ausgangsleitwerte für hohe Stöme zu erklären versucht.

Ein wesentliches Kriterium beim Design von Bauelementen ist die verbrauchte Fläche. Bei Leistungsbauelementen im speziellen ist es wesentlich, möglichst viel Halbleitervolumen von Strom durchfließen zu lassen, um den Widerstand bezogen auf die Fläche (unter den gegebenen Randbedingungen wie z.B. Durchbruchspannungen) zu minimieren. Die nicht optimale Ausnutzung des Siliziumvolumens im Fall des großen Zellenabstands wird in [48] mittels einer einfachen Formel für die Weite des stromdurchflossenen Teils der Driftzone an der Oxidgrenzfläche (im Fall der Ausbildung einer Raumladungszone an der Driftzonengrenzfläche in der Mitte zwischen zwei Zellen) mit abgeschätzt zu:

 

ist der spezifische Widerstand der Driftzone, die Tiefe des -body -Übergangs und der Widerstand der Akkumulationsschicht. Diese Formeln sind analog zum Problem des zweidimensionalen Stromflusses an ohmschen Kontakten hergeleitet [11].

Unter Verwendung obiger Formel, eines JFET-Modells für den Fall eines kleinen , das Stromsättigungseffekte berücksichtigt (siehe Abschnitt 6.4.1), und der Annahme eines -Stromflusses im Draingebiet kann ein Optimum von berechnet werden. Als Kriterium dient das Minimum des tatsächlichen Drainwiderstands im Verhältnis zum durch das zur Verfügung stehende Volumen theoretisch möglichen ,,idealen Drainwiderstand`` ().

  
Abbildung 3.10: Normalisierter Drainwiderstand über dem Abstand zweier -bodies für zwei Transistoren mit verschiedenen Durchbruchspannungen nach [48].

Man erkennt aus Abb. 3.10, daß das Optimum für Transistoren mit geringeren Durchbruchspannungen zu geringeren Zellweiten führt. Der unterschiedliche erreichbare normalisierte Drainwiderstand für verschiedene Durchbruchspannungen ergibt sich aus unterschiedlichen Kanallängen und -weiten und Dotierungsverhältnissen der Transistoren. Auf ganz ähnliche Ergebnisse führen Untersuchungen in [52] und [107].

Sourcekontaktweite:

Ähnlich der Optimierung des Abstands zweier -bodies benachbarter Zellen auf minimalen On-Widerstand kann die Auswirkung der Weite des Sourcekontakts untersucht werden. Um dies unabhängig von der Kanallänge tun zu können, wird die Weite der Gatepolyöffnung optimiert ( in Abb. 3.11). In der Literatur wird oft von einem -Stromfluß im Driftgebiet ausgegangen [52][64][113].

  
Abbildung 3.11: DMOS-Zelle mit schematisch angedeuteten Stromflußlinien. Links ist der Fall für nicht mit Stromfluß ausgefülltes Siliziumvolumen unterhalb des Sourcekontakts eingezeichnet, rechts der Fall einer leichten Überlappung der Stromflußgebiete zweier Zellen.

Ist nun die Weite des -bodies so groß, daß das nicht vom Strom durchflossene Gebiet unter dem -body ein Trapez bildet (Abb. 3.11 links, in dreidimensionaler Betrachtung eigentlich eine auf den Kopf gestellte, abgeschnittene Pyramide), dann befindet sich unterhalb der Mitte des Sourcekontakts ein Siliziumvolumen, das nicht von Strom durchflossen wird. Dieses erhöht natürlich den gesamten spezifischen On-Widerstand des DMOS-Transistors. Eine Verringerung der Breite des -bodies, bis aus dem Trapez, das das nicht von Strom durchflossene Driftgebiet andeutet, ein Dreieck wird, dessen Spitze sich genau am Übergang Driftzone-buried layer befindet, verringert den spezifischen On-Widerstand, ohne den Absolutwert des On-Widerstands zu heben. In [113] wurden zweidimensionale numerische Simulationen durchgeführt, um die Größe der Sourcekontaktöffnung zu optimieren. Abb. 3.12 zeigt, daß die auf die Zellfläche bezogene Summe von Akkumulations-, JFET- und Driftwiderstand kontinuierlich sinkt, auch für kleiner als , jener Weite, bei der der Stromfluß das Gebiet unterhalb des Sourcekontakts zu füllen beginnt. Dies ist aus rein geometrischen Überlegungen leicht zu verstehen und wird in [52] ausführlich gezeigt. Für erhöht sich jedoch der absolute On-Widerstand.

  
Abbildung 3.12: Spezifischer On-Widerstand über Sourcekontaktweite.

Der spezifische Kanalwiderstand bleibt bis zu kleinen Sourcekontaktweiten nahezu konstant. Wird allerdings die Weite der Poly-Öffnung so gering, daß die Weite des eigentlichen Sourcekontaktlochs gegen Null geht, denn steigt dieser Anteil am On-Widerstand natürlich sehr steil an. Es ergibt sich für die untersuchte Geometrie eine optimale Sourcekontaktweite von (die Durchbruchspannung der untersuchten Geometrie liegt bei ).