Durch den lateralen Stromfluß des LDMOS-Transistors nahe der Oberfläche wird das zur Verfügung stehende Siliziumvolumen sehr schlecht genutzt. Das den On-Widerstand bestimmende stromdurchflossene Volumen ist klein. Die Länge der Driftzone muß so gewählt werden, daß die Raumladungszone im Vorwärts-Blockierfall den buried layer nicht erreicht. Das bringt einen hohen Platzbedarf der LDMOS-Transistoren mit sich.
Diese Nachteile des LDMOS-Transistors führten zur Entwicklung vertikaler Typen. Zuerst wurde der sog. VMOS-Transistor [40] entwickelt (siehe Abb. 2.5). Der V-förmige Einschnitt wird nach der Einbringung und Diffusion des -bodies und des -Sourcegebiets durch anisotropes Naßätzen geformt. Dieses Ätzverfahren zeigt eine ausgeprägte Abhängigkeit der Ätzrate von der kristallographischen Richtung. So ist sie für die -Richtung wesentlich geringer als für die -Richtung. Da als Substrat -Silizium verwendet wird, muß das Ätzfenster parallel zur -Richtung ausgerichtet sein, da sich in dieser Richtung die -Ebenen und die -Ebenen schneiden. Die Wände des V-förmigen Grabens schließen mit der Oberfläche einen Winkel von ein. Aufgrund der geringen Ätzrate in -Richtung endet der Ätzvorgang selbständig, nachdem der V-Graben bis zur Spitze ausgeätzt ist. An den schrägen Wänden wird das Gateoxid und darüber der Gatekontakt aufgebracht. Der Strom fließt vom -Sourcegebiet entlang der Wände des V-Grabens durch den Kanal und danach durch das -Driftgebiet zum an der Unterseite des Wafers liegenden Drainkontakt, der über ein -Gebiet das Driftgebiet kontaktiert. Die Driftzone muß genügend dick ausgeführt sein, sodaß die sich im stromlosen Fall bei steigender Drainspannung in das Driftgebiet ausdehnende Raumladungszone das -Draingebiet nicht vor Einsetzen des Lawinendurchbruchs in der Raumladungszone (oder vor Erreichen der maximalen Drainspannung) erreicht.
Abbildung 2.5: Struktur des V-groove
DMOS-Transistors mit Stromflußlinien.
An der Spitze des V-Grabens entsteht eine Feldstärkenspitze, die eine im Vergleich zu planaren Strukturen verringerte Durchbruchspannung (Lawinendurchbruch) mit sich bringt. Deshalb wurde der truncated V-groove oder U-groove DMOS (UMOS)-Transistor [62] entwickelt. Die geätzte Oberfläche ist größer als beim gewöhnlichen VMOS-Transistor, die Ätzung wird aber vor dem Fertigätzen des V-Grabens abgebrochen, sodaß der Graben gleich tief wie beim VMOS-Transistor ist. Der U-Graben weist somit eine flache Grundfläche auf (siehe Abb. 2.6). Eine geringere Spitzenwirkung tritt aber dennoch an den Übergängen zwischen den schrägen Seitenflächen und der Bodenfläche auf. Im Gegensatz zum V-Graben endet der Ätzvorgang beim U-Graben nicht selbständig, sondern muß gestoppt werden. Dies verkompliziert den Herstellungsprozeß und erhöht die Fertigungstoleranzen.
Abbildung 2.6: Struktur des truncated V-groove
DMOS-Transistors.
Beiden VMOS-Typen gemeinsam sind folgende Nachteile:
Es wurde auch eine DMOS-Struktur mit vertikalem Trench als Gatestruktur vorgestellt [108]. Der Kanal bildet sich in -Richtung aus. Die oben angeführten Nachteile gelten zumindest auch prinzipiell für dieses Bauelement.
Allerdings überwiegen die Vorteile des vertikalen Konzeptes gegenüber dem LDMOS-Transistor:
Mit der Entwicklung des HEXFET (hexagonaler FET, so genannt aufgrund seines Zellendesigns, vgl. Abschnitt 3.1.5) und SIPMOS (Siemens Power MOS)-Transistors [69][82][122][124] konnten die oben angegeben Nachteile des VMOS-Transistors eliminiert werden. Technologische Schwierigkeiten (speziell die Reproduzierbarkeit des Kanalprofils) haben eine frühere Serienreife dieser bereits Mitte der 70er Jahre [136][137] vorgeschlagenen vertikalen Struktur verhindert. Ab 1980 hat sie sich allerdings durchgesetzt und wird heute als Weiterentwicklung von HEXFET und SIPMOS-Transistor i.a. einfach als DMOS-Transistor bezeichnet. Der Aufbau dieses am weitesten verbreiteten DMOS-Transistors ist in Abb. 2.7 dargestellt.
Abbildung 2.7: Struktur des DMOS-Transistors.
Der Kanal bildet sich in -Richtung, es gibt keine unstetigen Übergänge, an denen das elektrische Feld Spitzen aufweisen könnte. Daraus folgt eine höhere Vorwärts-Blockierfähigkeit. Es kommt allerdings mit zunehmender Drain-Source-Spannung zu einem Stromsättigungseffekt in der Driftzone zwischen den -bodies benachbarter DMOS-Zellen, der den Stromfluß zwischen zwei DMOS-Zellen begrenzt (siehe Abschnitt 5.3 und Abschnitt 6.4). Dadurch steigt der On-Widerstand des Driftgebiets an, was unter Umständen den Vorteil der größeren Kanalleitfähigkeit wieder (teilweise) kompensiert [118].